东芝与西数公布128层堆叠闪存计划，写入速度翻倍

3月7日消息 根据外媒的报道，东芝及其战略盟友西部数据准备推出更高密度128层3D NAND闪存。在东芝的命名法中，该芯片将命名为BiCS-5。东芝半导体在2月旧金山举行的国际固态电路会议上，已经展示过128层3D堆栈的NAND Flash芯片。东芝已开发出128层512Gb 3D TLC NAND裸片，正是东芝下一代3D NAND技术，被命名为BiCS5，目前的最新技术是BiCS4，是96层3D TLC。日前，西部数据和东芝公布了128层闪存的具体规格，单颗容量512Gbit的3D NAND(TLC技术)闪存。新产品最快在2020年末投产，并在2021年实现量产。Wells Fargo高级分析师Aaron Rakers认为东芝和西部数据即将具有业界最高的NAND Flash密度。

据介绍，芯片将实现TLC，而不是更新的QLC。这可能是因为NAND闪存制造商仍然对QLC芯片的低产量有担心。该芯片的数据密度为512 Gb，新的128层芯片的容量比96层芯片多33％，可以在2020到2021年实现商业化生产。

据报道，新芯片每单位信道的写入性能从66 MB / s增加到132 MB / s。据报道，该芯片还采用了CuA（阵列电路），这是一种设计创新，节省了15％的芯片尺寸。

如果沿续此前的命名习惯，这款产品将会被命名为BiCS-5(BiCS-3为64层、BiCS-4为96层)，比上一代BiCS-4闪存颗粒多出的32层，将同大小的芯片容量提升1/3，从而降低芯片的制造成本。

富国银行(Wells Fargo)资深分析师Aaron Rakers通过搭建的生产模型的方式，来计算东芝BICS-5的尺寸面积和性能数据。

Aaron Rakers假设芯片尺寸为66平方毫米、密度为7.8Gb/平方毫米，西数-东芝只需要85%的面积，就可以完成容量需求，西数-东芝同时也实现了单NAND芯片的最高密度。

东芝BICS-5采用的CuA设计，其逻辑电路位于芯片底部，数据层堆叠在上方。与96层BiCS-4相比，BiCS-5可以让模组总体缩小23%。

与传统的双平面相比，西数和东芝将充分利用四平面带来的优势，允许独立或并行访问，将颗粒性能提升两倍，使芯片吞吐量可达132MB/s，是上代66MB/s的两倍。西数没有使用传统的16KB标准页面访问128层芯片数据，而是使用不受限制的4K页面。所以BiCS-5闪存颗粒能够在1.2Gb/s的IO带宽下运行，读取延迟低至45微秒。

使用BICS-5技术的3D NAND(TLC颗粒)可以实现512Gbit的容量，采用4bit的QLC芯片，还可进一步将单芯容量提升至682Gb。128层相较于目前最新的96层在层数上再增加30%左右，将具有更大的容量和更低的成本。不过，要128层3D NAND的量产普及，预计在2020年底以后才会实现量产开始普及。

东芝和西部数据早在2017年6月宣布成功研发出96层3D NAND，但2018年9月才实现量产，所以短时间内，我们并不会看到128层3D NAND量产。所以，在未来的一年内里，各家原厂会将重点放在提高96层3D NAND产量上。