集成电路新器件结构技术发展态势

行业动态】 晶体管器件结构创新也是集成电路工艺进步的主要手段之一。进入22nm技术节点后，为克服沟道关断漏电问题，业界推出鳍式场效应晶体管（FinFET）和全耗尽绝缘体上硅（FD-SOI），前者用立体结构取代平面器件来加强栅极的控制能力，后者用氧化埋层来减小漏电，两者已成为当前晶体管结构的主流技术方向。其中FinFET晶体管经过技术升级，生命周期更有望延伸至5nm技术节点，而在5nm以下技术节点，栅极环绕晶体管（Gate-all-around，GAA)最有希望成为在量产中采用的新器件结构。

 晶体管器件结构技术路线

 （1）FinFET晶体管

FinFET器件的特征很简单，就是将平面晶体管沿着源漏方向进行90度翻转，令晶体管由二维变成三维，形成栅极三面环绕源极、漏极间沟道的结构。上述结构可以有效增加FinFET晶体管沟道宽度，使得其通过电流的能力大大增强，可以使用比普通CMOS晶体管更低的工作电压；FinFET结构也有助于加强栅极的控制能力，减少沟道漏电流的产生，从而可以进一步减小栅长，实现晶体管尺寸微缩，采用FinFET结构可以缩小晶体管超过70%的线性尺寸。

FinFET工艺和二维MOSFET工艺最大的区别在于增加了Fin的制造步骤，Fin的工艺质量决定了FinFET晶体管的良率和性能。在整个Fin的制造工艺过程中，Fin的高度和宽度必须严格控制，每片Fin的宽度和高度必须保持均匀一致，且Fin不能有任何损坏。除了Fin的高度和宽度需要严格控制以外，栅极各方面性能也必须符合严格要求，因此栅极成型工艺也极具挑战性。当用低电阻率的导电材料（如钨）填充栅极时，理想情况下，钨金属的沉积不会留下任何孔洞。然而，随着制程的提升，栅极结构越来越窄，填充栅极时很容易留下金属孔洞，严重影响栅极的质量。

 FinFET晶体管主要工艺难点

尽管FinFET工艺过程存在上述挑战，但随着业界在沉积工艺、刻蚀工艺和清洗工艺上取得一系列的突破，最终促成FinFET的投产。2013年英特尔推出了第一代22nmFinFET工艺，2014年英特尔发布了14nmFinFET技术，使用自对准（Self-Alim）双重曝光技术实现了14nmFinFET产业化。随后，各大半导体厂商格罗方德、三星、台积电等也开始转进到FinFET工艺之中，上述公司在16nm或14nm、7nm、5nm技术节点均采用FinFET工艺。理论上，FinFET技术经进一步优化，可以将硅基CMOS器件极限做到5nm。ITRS指出，FinFET工艺在2020年左右被环栅结构（GAA）取代。

 （2）FD-SOI晶体管

全耗尽绝缘体上硅FD-SOI（FullyDepletedSiliconOnInsulator）是一种平面工艺技术，相对于BulkCMOS主要是在基硅顶部增加了一层叫做埋氧层的超薄绝缘层，用于形成一个超薄的晶体管通道，由于通道非常薄，FD-SOI晶体管无需沟道掺杂，可以避免随机掺杂涨落等效应，从而保持稳定的阈值电压，同时还可以避免因掺杂而引起的迁移率退化。

与传统工艺技术相比，FD-SOI晶体管具有更好的静电特性。埋氧层不仅降低了源极和漏极之间的寄生电容，还有效地限制了从源极流向漏极的漏电电流。此外，FD-SOI技术不仅可以通过栅极来控制晶体管的行为，还可以通过极化芯片下面的衬底来控制晶体管的行为，可以通过对衬底施加正偏压（FBB）来进一步改善芯片的工作速度、增强输出电流，通过对衬底施加负偏压（RBB）来进一步减小芯片的漏电、降低功耗等，从而使FD-SOI晶体管可以提供更宽动态范围的性能。与BulkCMOS工艺相比，FD-SOI晶体管工作电压降低30%，器件的频率提高20-35%，在保持相同性能的前提下，SOI器件的功耗可降低35-70%。

FD-SOI工艺主要由IBM公司所倡导，全球四大半导体代工厂中的两家——三星及格芯已实现FD-SOI工艺量产。三星与意法半导体合研的28nmFD-SOI已经开始投产；格芯也在2017年开始量产22FDX（22nm制程），下一代12FDX（12nm工艺）计划在2020年流片，12FDX号称能提供与10nmFinFET工艺相媲美的性能，比16nmFinFET更佳的功耗及更低的成本。

总体来看，FinFET工艺、FD-SOI工艺各有优缺点。FD-SOI本质上是二维结构，制造工艺简单，与硅工艺相容，可减少13-20%工序，且技术库和现有的Bulk技术库兼容性好，因此，量产效率较高。FD-SOI的缺点在于由于埋氧层的存在，SOI的晶圆成本要高于Bulk晶圆，且SOI晶圆供应商数量有限。FinFET工艺相比于FD-SOI工艺的优点在于具有更高的驱动电流以及可以用应变技术增加载流子迁移率，缺点就是制造工艺复杂以及制造成本较高。FD-SOI与FinFET并非两种完全对立的技术，据IBS预测，FD-SOI工艺技术到7nm工艺节点时，也将从2D发展到3D，即发展为SOIFinFET工艺。

 （3）栅极环绕技术（GAA）

进入5nm之后，沟道栅极环绕技术（GAA）最有希望成为FinFET工艺的替代者，沟道栅极环绕技术分为水平沟道栅极环绕技术（简称水平全栅）和垂直沟道栅极环绕技术（简称垂直全栅）。水平全栅FET可以看作FinFET的改良版本，FinFET的沟道仅三面被栅极包围，而水平全栅FET沟道的四周全部被栅极所包围。

水平全栅FET具有以下优点：首先，由于GAA沟道的整个外轮廓都被栅极完全包裹，同等尺寸下，沟道控制能力增强，提高了晶体管性能，减少漏电电流，支持特征尺寸进一步缩小。其次，GAA本质上讲仍属于FinFET的范畴，工艺、工序、工具等可以与现有的FinFET兼容，晶圆厂可使用现有的工具和设计技术发展GAA器件。最后，GAA场效应管的纳米片（线）的宽度可以针对单个制造过程中进行调整，甚至可以在IC设计中进行调整，方便微调芯片性能或功耗。

目前，主要有两种类型的水平全栅FET，即纳米线FET（SNW，IMEC）和纳米片FET（Nanosheet，IBM），在纳米线FET中细线用作通道，纳米片FET则将片状材料用作通道。近日，三星宣布将在其4nm技术节点启用基于纳米片形状的鳍片结构(官方的称呼是MBCFET:Multi-Bridge-ChannelMOSFET)，三星的MBCFET其实是属于水平全栅技术的一种。其他芯片厂商也在进行类似的研发，只不过鳍片、沟道形状不同，各种不同沟道形状的设计均有自己的优缺点，但基本都是围绕减小电容，增加沟道电流等问题做文章。

根据ITRS，水平全栅FET可以延续一或两个节点。进入2nm节点，可选的方案之一是垂直纳米线FET（VFET）。水平全栅FET将导线水平堆叠，而垂直FET垂直地堆叠导线，将源极，栅极和漏极堆叠在一起，此举可以有效接触栅极面积。垂直FET技术已在实验室中得到证明，但在晶圆厂实现仍有困难。